Trung Quốc tìm cách tối ưu hiệu năng chip 3nm mà không cần máy EUV
Trung Quốc đang tìm cách bù đắp hạn chế của máy DUV bằng kiến trúc transistor mới thay vì chỉ thu nhỏ kích thước mạch.
Viện Hàn lâm Khoa học Trung Quốc (CAS) vừa công bố kiến trúc bóng bán dẫn mới có khả năng đạt hiệu suất tương đương công nghệ 3nm, bất chấp những hạn chế trong quy trình sản xuất trung gian (MEOL).
Trung Quốc bị hạn chế tiếp cận với các máy sản xuất chip tiên tiến của ASML.
Bóng bán dẫn, hay transistor, là những công tắc điện tử siêu nhỏ có vai trò quan trọng trong việc điều khiển dòng điện, tạo nên nền tảng cho các máy tính. Một chip điển hình có thể chứa hàng tỷ transistor. Trong khi các transistor FinFET truyền thống có hình dạng giống vây cá, transistor GAA mới của CAS cho phép kiểm soát dòng điện tốt hơn, giống như việc bóp chặt một ống dẫn nước bằng cả bàn tay thay vì chỉ dùng hai ngón tay.
CAS đã phát triển các bóng bán dẫn GAA với tỷ lệ bật/tắt lên tới 500.000, cho thấy khả năng điều khiển điện vượt trội và gần như loại bỏ dòng điện rò rỉ. Đặc biệt, CAS tuyên bố rằng họ đã chế tạo các bóng bán dẫn này bằng máy khắc quang cực tím sâu (DUV), công nghệ thường không đủ để in các mạch điện ở mức 3nm. Tuy nhiên, nhờ vào kỹ thuật đa mẫu và kỹ thuật DUV ngâm, CAS đã có thể in các mạch ở mức 7nm và mở ra khả năng đạt hiệu suất tương đương 3nm.
Trong quy trình chế tạo chip, công đoạn Front-End-Of-The-Line (FEOL) liên quan đến việc tạo ra các bóng bán dẫn. Nhờ khả năng điều khiển điện của bóng bán dẫn GAA, khoảng cách giữa các chân cắm có thể được nới lỏng, cho phép bố trí các bóng bán dẫn thưa hơn mà vẫn duy trì hiệu suất tương đương với kiến trúc FinFET mật độ cao hơn.
Đây chính là động lực khiến quốc gia này tìm ra các hướng đi đột phá trong sản xuất bán dẫn.
Mặc dù vậy, hai công đoạn tiếp theo là Middle-End-Of-The-Line (MEOL) và Back-End-Of-The-Line (BEOL) vẫn gặp nhiều thách thức, đặc biệt trong việc chế tạo M0 - lớp kim loại thấp nhất và khó chế tạo nhất. Tuy nhiên, nếu khoảng cách giữa các vây có thể được nới lỏng, SMIC có thể thu nhỏ chiều cao của ô logic, mở khóa các ô logic với mật độ gần bằng tiến trình 5nm của TSMC.
Cùng lúc đó, Huawei cũng đang phát triển các cải tiến kiến trúc khác. Công ty này vừa công bố chip Ascend 960 thế hệ tiếp theo, sử dụng công nghệ LogicFolding để rút ngắn thời gian ra mắt từ quý 3/2027 xuống quý 1/2027. LogicFolding cho phép xếp chồng các mạch logic theo chiều dọc, từ đó tăng mật độ tính toán và tối ưu hóa kết nối.
Những bước tiến này cho thấy Trung Quốc vẫn đang nỗ lực không ngừng trong việc phát triển công nghệ bán dẫn, bất chấp những rào cản từ bên ngoài.
Bình luận
